حافظه فروالکتریک FET

محمد جواد قلی پور 27 فوریه 2022 , 12:31 مقاله / آکادمیک

(هنوز امتیازی ثبت نشده است)

مواد اولیه یا به عبارتی دیگر متریال فرو الکتریک تاکنون در طراحی و توسعه ذخیره‌سازهای تجاری همچون حافظه‌های فرو الکتریک با دسترسی تصادفی که مطابق با آن یک خازن فرو الکتریک با دسترسی ترانزیستوری اقدام به نگهداری اطلاعات در جهات قطبش می‌کند مورد استفاده قرار گرفته‌اند [1-3]. دی‌الکتریک‌های فرو الکتریک نیز می‌توانند در پشته گیت یک ترانزیستور اثر میدان با قابلیت سویچ رسانایی کانال از طریق مدولاسیون قطبش فرو الکتریک (شناخته شده تحت عنوان ترانزیستور اثر میدان فرو الکتریک) نیز گنجانده شوند [3-9]. اخیراً طرح مفهومی تقاطع تونل فرو الکتریک نیز به عنوان یک عنصر حافظه بر مبنای لایه‌ای بسیار نازک از یک مانع تونل مانند بین الکترودهای فلزی نیز ارائه شده است [10-11]. در این حالت جریان تونل می‌تواند از طریق واژگونی فرو الکتریک مانع تونل نازک انجام پذیرد. شکل 6.1 نمایی از سه نوع حافظه مبتنی بر متریال فرو الکتریک را نمایانگر می‌باشد. هر دو بستر FRAM و FTJ به عنوان حافظه‌های ذخیره‌ساز به تلفیق ترانزیستورهای دسترسی و نودهای ذخیره‌سازی در قالب پیکربندی یک ترانزیستور، یک خازن (1T1C) برای بستر FRAM و یک ترانزیستور، یک مقاومت (1T1R) برای بستر FTJ پرداخته‌اند. اما بستر FeFET یک حافظه تک ترانزیستور (1T)، مشابه با آنچه در فلش مموری‌های شاهد آن هستیم محسوب می‌شود. حافظه‌های FTJ به جزئیات در فصل نهم مورد بحث قرار خواهند گرفت. تمرکز این فصل بر روی حافظه FeFET معطوف شده است.

دستگاه‌های FeFET تاکنون توجهات بسیاری را به عنوان حافظه و همچنین کاربردهای منطقی به سمت و سوی خود کشیده است. کاربردهای غیر فرار بستر FeFET بر مبنای باقی‌مانده قطبش (قطبی شدن) در غیاب یک اثر خارجی و قابلیت واژگونی جهت قطبش تحت یک اثر وارده می‌باشند. دستگاه‌های FeFET اجازه می‌دهند تا با اتصال و جفت نمودن مستقیم خاصیت قطبش فرو الکتریک با کانال ترانزیستور FET طراحی یک حافظه فرو الکتریک بدون خازن با قابلیت بازخوانی بدون تخریب امکان‌پذیر گردد. البته تحلیل و بررسی‌های گوناگون حکایت از آن دارند که ابقاء و نگهداری FeFET نیز در حضور اثر غیر قطبی و نشتی گیت ترانزیستور با تحلیل همراه شود [7]. کارایی FeFET به‌صورت گسترده‌ای به‌وسیله رابط موجود بین گیت فرو الکتریک و کانال نیمه‌هادی تحت تأثیر قرار می‌گیرد. تزریق یک لایه بافر که می‌تواند از جنس فلز، فرو الکتریک، عایق و یا نیمه‌هادی باشد بهبود خاصیت‌های رابط را به دنبال خواهد داشت.

برای کاربردهای حافظه غیر وابسته، یک حافظه فلش NAND فرو الکتریک به‌منظور دستیابی به انرژی/توان مصرفی پایین، قابلیت اطمینان و مقیاس‌پذیری بالا توسعه پیدا کرده است [17-21]. حافظه فلش Fe-NAND در حالت کلی متشکل از ترانزیستورها MFIS می‌باشد که به‌صورت سریالی به یکدیگر متصل شده‌اند.

حافظه فروالکتریک FET

برای کاربردهای منطقی، پیشنهادهایی در خصوص دستیابی به ظرفیت خازنی منفی و انحراف زیر آستانه کمتر از 60mV/dec با استفاده از یک خازن FET بر مبنای پشته گیت فرو الکتریک بیان شده‌اند [12-15]. یک حافظه SRAM مبتنی بر بستر FeFET با قابلیت خود تنظیمی شاخصه V_TH نیز به‌منظور بهبود حاشیه نویز استاتیک در یک حافظه SRAM مقیاس بندی شده با شاخصه V_DD پایین نیز توسعه پیدا کرده است [16].

این فصل در قالب سه بخش اصلی سازمان‌دهی شده است. حافظه‌های Fe-NAND با جزئیات کامل به عنوان نمونه‌ای از کاربردهای فناوری FeFET به عنوان حافظه‌های ذخیره‌سازی غیر وابسته در بخش 6.2 مورد بحث و تبادل نظر قرار خواهند گرفت. حافظه‌های SRAM مبتنی بر فناوری FeFET در بخش 6.3 به بحث گذاشته شده و در بخش 6.4 نیز برخی از ملاحظات سطح سیستمی در استفاده از حافظه‌های Fe-NAND در حافظه‌های جامد بیان خواهند شد.

6.2. کاربرد ترانزیستور FET فرو الکتریک برای کاربردهای حافظه‌های ذخیره‌سازی فلش

اخیراً درایوهای اس‌اس‌دی مبتنی بر حافظه‌های فلش NAND در کاربردهای موبایل و رایانه‌های شخصی مورد اقتباس قرار گرفته‌اند. درایوهای اس‌اس‌دی قادرند تا پهنای باندی استثنایی، کارایی تصادفی ورودی و خروجی بسیار برتر نسبت به دیسک‌های سخت، صرفه‌جویی در مصرف انرژی و بهبود قابلیت اطمینان کلی سیستم را به ارمغان آورند. استفاده از حافظه‌های جامد در کاربردهای اینترپرایس از جمله پایگاه‌های داده نیز امیدوارکننده می‌باشد [22، 23]. در پنج سال گذشته و با افزایش بسیار سریع ترافیک داده در بستر اینترنت، میزان انرژی مصرفی در پایگاه‌های داده کشور ایالات‌متحده آمریکا با افزایشی دو برابری به سطح فزونی پیدا کرده است که متناظر با میزان خروجی پنج نیروگاه اتمی می‌باشد. حافظه‌های فلش Fe-NAND به لطف انرژی عملکردی پایین و ماندگاری بالای آن‌ها برای به‌کارگیری در درایوهای اس‌اس‌دی اینترپرایس به عنوان گزینه‌هایی مناسب مطرح می‌باشند.

یک حافظه فلش Fe-NAND از اتصال سریالی چندین ترانزیستور MFIS، همانند آنچه در شکل 6.2a قابل مشاهده می‌باشد تشکیل شده است. دستگاه MFIS نشان داده شده در شکل 6.2b به‌منظور فائق آمدن بر مشکلات مربوط به اتلاف ابقاء/نگهداری داده در ترانزیستورهای FeFET با استفاده از یک فرو الکتریک SrBi₂Ta₂O₉ (SBT) و لایه بافر Hf-AI-O (HAO) در پشته گیت ترانزیستور پرداخته است. رابط SBT/HAO از لحاظ شیمیایی پایدار بوده و نشتی گیت به کمتر از مقدار یک نانوآمپر بر سانتی‌متر مربع (1nA/cm²) تحلیل پیدا کرده است. رابط HAO/Si از کیفیت بالایی به عنوان کانال ترانزیستور برخوردار می‌باشد. حفظ و ابقاء داده در طی یک بازه زمانی 33 روزه مورد اندازه‌گیری قرار گرفته است.

6.2.1. عملکرد حافظه فلش Fe-NAND

ترانزیستورهای فرو الکتریک بر طبق قواعد گوناگون قابل مقیاس بندی در اندازه‌های کمتر از 10 نانومتر تا واحد سلولی کریستالی می‌باشند، زیرا اطلاعات در جهات قطبش عایق گیت یک فرو الکتریک ذخیره و نگهداری می‌شوند. در شکل 6.2c نمایی از عملیات برنامه‌نویسی و پاک‌سازی داده نشان داده شده‌اند. با پالس‌های برنامه‌نویسی/پاک‌سازی دارای مشخصاتی از جمله دامنه 6 ولت و پهنای 10 میکروثانیه، یک پنجره 0.5 ولتی از پارامتر V_TH به دست خواهد آمد (شکل 6.3). این اختلاف پتانسیل الکتریکی بسیار کمتر از ولتاژ عملیاتی یک حافظه فلش NAND گیت شناور سنتی (تقریباً برابر با 20 ولت) می‌باشد که تأثیر آن در انرژی مصرفی کمتر حافظه‌های فلش Fe-NAND قابل مشاهده است. این سری از حافظه‌ها علاوه بر صرفه‌جویی در مصرف انرژی، دوره زمانی بسیار طولانی‌تری درزمینهٔ دوام و ماندگاری را نیز از خود نشان داده‌اند؛ به عنوان مثال تعداد دوره‌های 10⁸ قابل مشاهده در شکل 6.2d در مقایسه با تعداد دوره‌های تقریبی 10⁴ حافظه‌های فلش FG-NAND [17].

در حالی که کاهش ولتاژ عملکرد حافظه‌های فلش Fe-NAND در نزول میزان توان مورد نیاز تأثیرگذار می‌باشد، اما این فرآیند کاهش تفاوت ولتاژ بین عملیات برنامه‌نویسی و خوانش به مقادیر کمتر را نیز به دنبال دارد که نتیجه آن ممکن است افزایش تداخلات بین عملیات خوانش/برنامه‌نویسی را باعث شود. به‌منظور کاهش تداخلاف ولتاژی، در طراحی حافظه‌های فلش NAND سنتی می‌توان طرح سلولی منفی V_TH را پیاده‌سازی کرد که مطابق با آن لایه میانی موجود بین پارامتر V_THS سلول‌های برنامه‌نویسی و پاک شده، همانند آنچه در شکل 6.4a شاهد آن هستیم منفی باشد. اما اگر طرح سلولی V_TH منفی به حافظه‌های فلش Fe-NAND اضافه شود، فرآیند نگهداری داده به دلیل وجود میدان دپولاریزاسیون در لایه فرو الکتریک با کاهش قابل توجهی همراه می‌شود. بر همین اساس یک طرح سلولی V_TH صفر به‌منظور دستیابی به فاکتورهای نگهداری بالای داده و مقاومت در برابر تداخلات ناشی از فرآیندهای برنامه‌نویسی/خوانش داده، مطابق با آنچه در شکل 6.4b نشان داده شده است برای حافظه‌های فلش Fe-NAND ارائه گشته است. با اتخاذ این طرح، تناوب پارامتر V_TH به دلیل تداخل در خوانش، تداخل در برنامه‌نویسی و افت نگهداری داده به ترتیب با کاهش 32، 24 و 10 درصدی همراه شده‌اند [19]. برای مقایسه باید خاطر نشان کرد که مقدار پارامتر V_TH در طرح سلول منفی برابر با 192 درصد به دلیل هدر رفت داده عنوان شده است. طرح سلول V_TH مثبت که مطابق با آن لایه میانی بین پارامتر V_THS در عملیات پاک‌سازی و برنامه‌نویسی مثبت می‌باشد از تداخلات شدید خوانش و برنامه‌نویسی رنج می‌برد.

6.2.2. بافر صفحه (Page) غیر فرار

یک حافظه فلش Fe-NAND با بافر صفحه غیر فرار نیز مورد پیشنهاد قرار گرفته است [18]. یکی از مشکلات حیاتی حافظه‌های اس‌اس‌دی سرعت پایین در نوشت تصادفی اطلاعات می‌باشد. واحد نوشت در یک حافظه فلش NAND صفحه‌ای با سایز معمول 4 تا 8 کیلوبایت است که معمولاً متشکل از سلول‌های حافظه می‌باشد که یک بیت‌لاین را بین خود به اشتراک گذاشته‌اند. در این حالت یک صفحه تنها یک مرتبه به‌منظور جلوگیری از ایجاد اختلال در برنامه نوشته می‌شود. اندازه بزرگ صفحه برای کاربردهایی همچون دوربین‌های دیجیتال، MP3 پلیرها و دوربین ضبط فیلم قابل قبول می‌باشد، زیرا اندازه داده‌های دستگاه‌های این‌چنینی اغلب بیشتر از 1 مگابایت بوده و مطابق با آن چندین صفحه به‌صورت متناوب مورد برنامه‌نویسی قرار می‌گیرند. اما برای کاربردهایی همچون رایانه‌های شخصی و پایگاه‌های داده، حداقل واحد نوشت برای سیستم‌عامل سکتوری به اندازه 512 بایت می‌باشد. پنجاه درصد از داده نوشته شده توسط سیستم‌عامل کمتر از هشت سکتور می‌باشد که برابر با چهار کیلوبایت است. نوشت تصادفی یک داده با اندازه کمتر از یک صفحه به‌صورت دائمی و پیوسته اتفاق می‌افتد. با انباشتگی هرچه بیشتر داده‌های بلااستفاده یا به عبارتی دیگر زباله، فرآیند جمع‌آوری آشغال (Garbage Collection) به‌منظور افزایش ظرفیت حافظه در دسترس به اجرا در می‌آید. فرآیند جمع‌آوری زباله حداکثر 100 میلی‌ثانیه به طول می‌انجامد که در مقایسه با زمان تقریبی 800 میکروثانیه‌ای برنامه‌نویسی یک صفحه در حدود 100 برابر بیشتر بوده و لذا افت قابل توجه کارایی را به خود اختصاص می‌دهد. با کاهش مقیاس اندازه سلول‌های حافظه، تعداد سلول‌های بیشتر به هر بیت‌لاین متصل شده و به دنبال آن اندازه صفحه با افزایش همراه می‌شود که نتیجه آن فزونی اختلاف بین اندازه صفحه و اندازه سکتور را به دنبال داشته و افت کارایی حافظه جامد را سبب می‌شود.

به‌منظور رفع مشکل نوشت تصادفی داده، یک الگوریتم نوشت دسته‌ای، همانند آنچه در شکل 6.5 قابل مشاهده می‌باشد ارائه شده است. یک بافر صفحه در حافظه فلش Fe-NAND به‌صورت موقتی داده‌های مربوط به برنامه‌نویسی را نگهداری می‌کند. به‌منظور جلوگیری از نوشت تصادفی اطلاعات، فرآیند برنامه‌نویسی حافظه تنها زمانی رخ می‌دهد که داده‌های مورد نیاز برای برنامه‌نویسی در بافر صفحه در دسترس قرار گیرند. در قدم اول، زمانی که سیستم‌عامل دستور نوشت یک سکتور (512 بایت) در درایو اس‌اس‌دی را ارسال می‌کند، داده در بافرهای صفحه، بدون برنامه‌نویسی در سلول‌های حافظه ذخیره و نگهداری می‌شود. کنترلر حافظه NAND گزارشی را در خصوص اتمام عملیات نوشت به سیستم‌عامل ارسال می‌کند، هرچند که هیچ فرآیندی در برنامه‌نویسی سلول‌های حافظه حقیقتاً هنوز رخ نداده است. در قدم دوم زمانی که سیستم‌عامل دستور نوشت سکتور دوم را ارسال می‌کند، داده دوم نیز به‌صورت موقتی در بافر صفحه ذخیره و نگهداری می‌شود. این فرآیند تا زمانی که داده‌های موجود در بافر صفحه به اندازه صفحه (Page Size) افزایش پیدا کند تکرار می‌شود (قدم سوم) و سپس فرآیند برنامه‌نویسی سلول‌های حافظه در قدم چهارم آغاز می‌شود. از آنجایی که آدرس منطقی ارسال شده توسط سیستم‌عامل با آدرس فیزیکی NAND نوشته شده متفاوت است، کنترلر حافظه اقدام به به‌روزرسانی آدرس منطقی-فیزیکی جدول نگاشت می‌کند. الگوریتم نوشت دسته‌ای از مشکل تکه‌تکه شدن داده یک صفحه در طی عملیات نوشت تصادفی اطلاعات جلوگیری به عمل می‌آورد. با توجه به اینکه سرعت نوشت متوالی اطلاعات در یک درایو اس‌اس‌دی در حدود ده برابر سریع‌تر از نوشت تصادفی می‌باشد ]26[، الگوریتم نوشت دسته‌ای می‌تواند افزایش قابل توجه سرعت حافظه جامد را به دنبال داشته باشد.

یکی از مشکلات الگوریتم نوشت تصادفی داده هدر رفت داده در زمان قطعی برق می‌باشد. اگر قطعی برق در قدم چهارم شکل 6.5 رخ دهد، تمامی داده‌های موجود بافرهای صفحه از بین رفته‌اند، زیرا بافرهای صفحه در حقیقت مدارهای لچ فرار می‌باشند. در این حالت کامپیوتر با کرش همراه می‌شود، زیرا سیستم‌عامل بر این باور است که فرآیند برنامه‌نویسی داده در سلول‌های حافظه در طی قدم‌های 1 تا 3 با موفقیت به اتمام رسیده است. بر همین اساس قابلیت اطمینان بالا در برابر قطعی برق در حافظه‌های جامد رده اینترپرایس یک فاکتور مورد نیاز و ضروری به شمار می‌رود. برای رفع این مشکل یک بافر صفحه غیر فرار (NV) ارائه شده است. بافر صفحه NV متشکل از یک لچ فرار و یک لچ غیر فرار (NV)، مانند آنچه در شکل 6.6 نشان داده شده است می‌باشد. لچ غیر فرار شامل یک مدار NMOS و یک مدار فرو الکتریک NMOS می‌باشد. لچ غیر فرار بدون هیچ فرآیند اضافه‌ای محقق شده است، زیرا از یک ساختار پشته گیت یکسان با سلول‌های حافظه برخوردار می‌باشد. میزان حجم اشغال شده توسط لچ غیر فرار کمتر از 1 درصد اندازه die می‌باشد، زیرا تنها دو ترانزیستور به ساختار اضافه شده‌اند. افزون بر این مورد، برخلاف سلول‌های حافظه که در اختلاف پتانسیل 6 ولت بایاس شده‌اند، چاهک ترانزیستور فرو الکتریک در لچ غیر فرار بر روی مقدار 0 ولت ثابت شده است و لذا در تراز یکسان با چاهک دیگر مدارهای NMOS قرار گرفته است. در عملیات معمولی، سلول حافظه بر اساس داده‌های موجود در لچ، مشابه با آنچه در حافظه‌های فلش NAND سنتی شاهد آن هستیم برنامه‌نویسی می‌شود. زمانی که قطعی برق رخ دهد، داده‌های موجود در لچ فرار به لچ غیر فرار برای جلوگیری از هدر رفت آن‌ها منتقل می‌شود. زمانی که جریان برق دوباره برقرار می‌شود، رونوشتی از داده‌های موجود در لچ غیر فرار مجدداً در لچ فرار کپی شده و فرآیند برنامه‌نویسی سلول‌های حافظه بر مبنای داده‌های موجود در لچ انجام می‌پذیرد. یکی از مزیت‌های بزرگ حافظه‌های Fe-NAND در امکان تعبیه‌سازی بافر غیر فرار در قالب مدارهای جانبی و بدون افزایش هزینه جانبی نهفته می‌باشد، زیرا ساختار ترانزیستوری Fe-FET برای سلول‌های حافظه از پیش پیاده‌سازی شده است.

6.3. ترانزیستور اثر میدان فرو الکتریک به عنوان کاربردی برای حافظه‌های SRAM

میزان انرژی مصرفی فعال مدارات الکتریکی متناسب با رابطه F x C x V_DD² است، لذا کاهش ولتاژ تغذیه (VDD) برای کاهش انرژی مصرفی پردازنده و سیستم/سامانه‌های روی تراشه (SoC) لازم و ضروری محسوب می‌شود. به‌منظور دستیابی به یک سی‌پی‌یو یا سامانه روی تراشه با میزان ولتاژ و توان مصرفی پایین، ولتاژ تغذیه بسیار پایین (در حدود 0.5 ولت) مورد نیاز است که خود منجر به ایجاد چالش‌هایی برای حاشیه نویز حافظه‌های SRAM می‌شود. همانطور که در شکل 6.7 نشان داده شده است، حاشیه نویز استاتیک برای حافظه‌های SRAM به‌وسیله طول مورب بزرگ‌ترین مربع موجود در منحنی‌های پروانه‌ای دو اینورتر در سلول حافظه SRAM نشان داده می‌شود. با کاهش ولتاژ تغذیه، شاخصه SNM نیز به خودی خود کاهش پیدا می‌کند. در مقادیر بالای ولتاژ تغذیه، میزان شاخصه SNM آن‌قدر زیاد است که فرآیندهای نگهداری/خوانش حافظه SRAM پایدار می‌باشد. با کاهش اندازه ویژگی/فیچر حافظه SRAM به مقادیر کمتر از 30 نانومتر، تداخلات به دلیل نوسانات تصادفی ناخالص با افزایش قابل توجهی همراه می‌شود. در ولتاژ تغذیه 0.5 ولت، شاخصه SNM حافظه‌های سنتی SRAM به تقریباً صفر کاهش پیدا کرده و لذا این دسته از حافظه‌ها مانند آنچه در شکل 6.7 نشان داده شده است دیگر قادر به ادامه فعالیت نمی‌باشند [27]. از آنجایی که کاهش ولتاژ تغذیه حافظه‌های SRAM در مقایسه نانو CMOS مشکل می‌باشد، ولتاژ تغذیه سی‌پی‌یو و سامانه‌های بر تراشه دیگر بیشتر از این مقدار قابل کاهش نمی‌باشد.

به‌منظور فائق آمدن بر این مشکل، یک حافظه 6T-SRAM بر مبنای ترانزیستورهای Fe-FET پیشنهاد شده است [16]. این پیشنهاد از ساختاری مشابه با حافظه‌های سنتی SRAM بهره می‌برد، اما در مقایسه به استفاده از شش ترانزیستور Fe-FET پرداخته است. ترانزیستورهای Fe-FET مورد استفاده از ساختاری یکسان با ترانزیستورهای MFIS اشاره شده در بخش 6.2 برخوردار بوده و مطابق با آن یک لایه فرو الکتریک SBT در پشته گیت ترانزیستورهای استاندارد CMOS با برخورداری از گیت فلزی (Pt) و مقدار بالای لایه بافر k HfAIO در بین زیرلایه‌های SBT و Si گنجانده شده است.

پارامتر V_TH ترانزیستورهای Fe-FET با استفاده از کنترل میدان الکتریکی موجود بین گیت و بدنه/کانال، همانند آنچه در شکل 6.8 نشان داده شده است قابل تغییر می‌باشد. به عنوان مثال مقدار 0.5 ولت پارامتر V_GB اعمال شده به نیمه‌هادی NMOS فرآیند قطبش مثبت در نزدیکی کانال و کاهش پارامتر V_TH را به دنبال داشته و معکوس V_GB نیز افزایش پارامتر V_TH را به دنبال خواهد داشت. فرآیند خود تنظیمی پارامتر V_TH در نیمه‌هادی به‌صورت معکوس در نیمه‌هادی PMOS نیز رخ خواهد داد.

با بایاس نمودن بدنه نیمه‌هادی‌های NMOS و PMOS به مقادیر V_DD و V_SS (به ترتیب)، مقدار پارامتر V_TH ترانزیستورهای Fe-FET به‌صورت کاملاً خودکار به‌منظور افزایش مقدار SNM تغییر پیدا خواهد کرد. شکل 6.9 نمایانگر ذخیره‌سازی داده 0 (عکس a) و 1 ( عکس b) در حافظه SRAM می‌باشد که جهات مقاومت‌های بالاکش و پایین‌کش V_TH نیز در آن‌ها علامت‌گذاری شده است. تنظیم پارامتر V_TH تغییر مشخصه‌های I-V معکوس‌کننده‌های چپ و راست را به دنبال دارد. به عنوان مثال، زمانی که حافظه SRAM حاوی داده 0 می‌باشد، نقطه صفر معکوس‌کننده راست کاهش پیدا کرده و به تناسب آن مقدار معکوس‌کننده چپ با فزونی همراه می‌شود. درنتیجه، نودهای ذخیره‌سازی V1 و V2 به ترتیب از احتمال بیشتری برای نگهداری مقادیر ولتاژی 0 و 0.5 برخوردار خواهند بود. بر همین اساس، نگهداری داده 0 با پایداری فراتری همراه می‌شود که خود حکایت از بهبود شاخصه SNM دارد. تحلیل و بررسی مشابهی با داده 1 نیز می‌تواند انجام پذیرد.

شبیه‌سازی مونت کارلو نمایانگر افزایش 60 درصدی در مورد شاخصه SNM می‌باشد، همانند آنچه در شکل 6.16 نشان داده شده است [16]. شاخصه SNM اندازه‌گیری شده در یک تراشه حافظه SRAM مبتنی بر ترانزیستور FeFET به ازای مقادیر داده V₁ = Low و V₂ = High در شکل (a) رسم شده است و در شکل (b) نیز این مقدار به ازای V₁ = High و V₂ = Low به تصویر کشیده شده است. مقدار بزرگ شاخصه SNM (برابر با 1.46 ولت) به نمایش درآمده است که در مقایسه با مقدار 1.27 ولت یک معکوس‌کننده ایده‌آل با برخورداری از انحراف شیب بی‌نهایت حتی بیشتر می‌باشد [16].

جریان فعال خوانش نیمه‌هادی NMOS تعیین‌کننده سرعت خوانش داده می‌باشد. در طی عملیات خوانش، مقدار پارامتر V_TH ترانزیستور خوانش به‌صورت خودکار بر روی مقدار پایین تنظیم می‌شود. درنتیجه، جریان سلول خوانش به‌منظور بهسازی سرعت خوانش، مطابق با آنچه در شکل 6.11 به تصویر کشیده شده است با افزایش همراه می‌شود.

جریان زیر آستانه وضعیت خاموش ترانزیستورهای اثر میدان که در شکل 6.12 به نمایش درآمده است بیان‌کننده نشتی سلول‌های حافظه SRAM می‌باشد. در طی عملیات آماده به کار (Stand-by)، پارامتر V_TH این ترانزیستورها به‌صورت خودکار به‌منظور کاهش جریان نشتی بر روی مقادیر بالا تنظیم می‌شوند. کاهش نشتی برابر با 42 درصد از طریق سنجش و اندازه‌گیری به نمایش درآمده است [16].

شاخصه بزرگ شده SNM در یک حافظه SRAM فرو الکتریک در دستیابی به مقیاس بندی 0.11 ولت پارامتر (VDD) و کاهش 32 درصدی توان فعال تأثیرگذار می‌باشد [16]. از آنجایی که تعداد ترانزیستورها مشابه با حافظه‌های SRAM سنتی به شش عدد محدود شده‌اند، حافظه SRAM فرو الکتریک نیز قادر به دستیابی به کوچک‌ترین اندازه سلول می‌باشد.

6.4. ملاحظات سیستمی: درایو اس‌اس‌دی با حافظه فلش Fe-NAND

سرعت نوشت داده در حافظه‌های جامد از طریق افزایش تعداد تراشه‌های NAND (پارامتر N_Nand)که در حالت موازی نوشته می‌شوند می‌تواند با فزونی همراه شود، اما تعداد تراشه‌ها به نسبت توان مصرفی دارای محدودیت می‌باشد، زیرا جریان نیز به همان نسبت با افزایش همراه می‌شود [23]. بنابراین، کاهش توان مصرفی NAND به‌منظور دستیابی به درایوهای اس‌اس‌دی پرسرعت لازم و ضروری به شمار می‌رود. با کاهش اندازه فیچر تراشه‌های حافظه NAND، ظرفیت الکتریکی خط بیت (bit-line) کل با کاهش همراه شده و تأثیر آن به طرز معناداری در توان مصرفی قابل مشاهده است. بهترین استراتژی درزمینهٔ کاهش توان مصرفی در کاهش مقدار پارامتر ولتاژ تغذیه V_CC نهفته است. اما، در تراشه‌های سنتی FG-NAND، کاهش ولتاژ تغذیه به کمتر از 2 ولت افزایش توان مصرفی کل را به دنبال دارد، زیرا در این حالت مراحل پمپ شارژ بیشتری مورد نیاز می‌باشد (به‌منظور افزایش ولتاژ تغذیه به 20 ولت برای آماده‌سازی تراشه جهت فاز برنامه‌نویسی). در این حالت افزایش توان مصرفی به‌وسیله پمپ‌های شارژ صرفه‌جویی در مصرف انرژی از طریق کاهش ولتاژ تغذیه را خنثی می‌کند.

تراشه‌های حافظه Fe-NAND می‌توانند به‌وسیله مقادیر ولتاژی بسیار پایین‌تری برنامه‌نویسی شوند که تأثیر آن در سرکوب نمودن توان مصرفی مورد نیاز برای پمپ شارژ بسیار کمک‌کننده می‌باشد. همانطور که در شکل 6.13 نشان داده شده است، تعداد تراشه‌های حافظه نند (N _Nand) موجود در حافظه‌های Fe-NAND در مقدار ولتاژ تغذیه 0.1 ولت به حداکثر افزایش پیدا می‌کند. ولتاژ مصرفی بیشتر افزایش جریان شارژ بیت-لاین و توان مصرفی کل را به دنبال دارد که تأثیر آن به کاهش شاخصه N_Nand تحت محدودیت‌های مصرف انرژی منتهی می‌شود. مقادیر پایین‌تر ولتاژ تغذیه افزایش مراحل شارژ مورد نیاز و به دنبال آن توان مصرفی کل را به دنبال دارد که تأثیر آن کاهش تعداد تراشه‌های NAND را باعث می‌شود. تعداد مطلوب تراشه‌های نند در یک حافظه Fe-NAND در حدود 6.9 برابر بالاتر از حافظه‌های FG-NAND می‌باشد. لازم به ذکر است که تعداد تراشه‌های حافظه‌های FG-NAND در مقادیر بالاتر ولتاژ تغذیه به دلیل ولتاژ بالاتر فاز برنامه‌نویسی بهینه‌سازی می‌شود.

بهبود شاخصه N_Nand در حافظه‌های Fe-NAND بهبود مستقیم کارایی درایوهای اس‌اس‌دی مبتنی بر این دسته از حافظه‌ها را به دنبال دارد. همانطور که در شکل 6.14 نشان داده شده است، حافظه جامد مبتنی بر تراشه‌های فلش FE-NAND موفق به دستیابی به توان عملیاتی 9.5 گیگابایت بر ثانیه در ولتاژ تغذیه 1.0 ولت شده است که این مقدار در مقایسه با توان عملیاتی درایوهای اس‌اس‌دی FG-NAND (کمتر از 2 گیگابایت) بسیار بیشتر می‌باشد.

6.5. چشم‌انداز و خلاصه

ترانزیستور FeFET پتانسیل نوید‌دهنده‌ای را برای کاربردهای غیر وابسته و حافظه‌های منطقی/SRAM مجتمع از خود نشان داده است. حافظه فلش Fe-NAND مطالعه شده در این فصل نه تنها موفق به دستیابی به ولتاژ عملکردی پایین‌تر (تقریباً 6 ولت) در مقایسه با حافظه‌های فلش FG-NAND (در حدود 20 ولت) و نزول توان مصرفی کل شده، بلکه بهبود قابلیت اطمینان (افزایش از تعداد سیکل‌های 10⁴ به 10⁸) را نیز به ارمغان آورده است. برای کاربردهای SRAM/منطقی، حافظه فرو الکتریک SRAM از پیکربندی ویژه‌ و خاصی در تنظیم پارامتر V_TH از طریق بایاس نمودن بدنه نیمه‌هادی‌های NMOS و PMOS به مقادیر ولتاژی V_DD و V_SS بهره می‌برد. در طی عملیات خوانش و نگهداری داده، مقدار پارامتر V_TH ترانزیستورهای Fe-FET به‌منظور افزایش شاخصه SNM به 60 درصد به‌صورت کاملاً خودکار تغییر پیدا می‌کند. در حالت استندبای، پارامتر V_TH حافظه SRAM مبتنی بر ترانزیستور Fe-FET به‌منظور کاهش 42 درصدی جریان نشتی نیز با افزایش همراه می‌شود. در طی فرآیند خوانش داده، مقدار پارامتر V_TH ترانزیستور خوانش به‌منظور افزایش جریان برای خوانش داده از سلول‌های حافظه و فزونی سرعت با کاهش همراه می‌شود. در طی عملیات نوشت، مقدار پارامتر V_TH سلول‌های حافظه SRAM به‌صورت دینامیک و پویا تغییر کرده و در پشت و رو نمودن داده به کمک می‌پردازد. افزایش شاخصه SNM در کاهش ولتاژ تغذیه به 0.11 ولت تأثیرگذار می‌باشد که در نزول 32 درصدی توان فعال به عنوان یک عامل مهم قابل اشاره است. کاهش اندازه و ابعاد فیزیکی حافظه‌های SRAM فرو الکتریک نیز از جمله دیگر مزیت‌های این فناوری به شمار می‌رود.

درایوهای اس‌اس‌دی مبتنی بر تراشه‌های Fe-NAND با استفاده از ویژگی ولتاژ عملکردی پایین این سری از تراشه‌ها می‌توانند مزیت‌های بسیاری را ارائه دهند. امکان استفاده از ولتاژ تغذیه پایین‌تر بدون افزایش توان مصرفی کل درنتیجه فرآیندهای شارژ پمپ از جمله مزیت‌ها به شمار می‌رود. کاهش 86 درصدی توان تراشه‌های Fe-NAND در افزایش 6.9 برابری تعداد تراشه‌های نند نوشته شده به‌صورت موازی و بهسازی کارایی و توان عملیاتی حافظه جامد تا حداکثر 9.5 گیگابایت بر ثانیه نیز امکان‌پذیر می‌باشد.

کارایی دستگاه‌های طراحی شده بر مبنای ترانزیستورهای FeFET به کیفیت بالای متریال و مواد اولیه مورد استفاده و فناوری‌های مجتمع بسیار وابسته می‌باشد. استفاده از پشته‌های گیت SBT/HAO در ترانزیستورهای MFIS و ساختارهای فرو الکتریک SRAM نقش اساسی را در امکان دستیابی به ترانزیستورهای FeFET عملیاتی خوب با توانایی بالا در نگهداری داده بازی می‌کنند. تعبیه‌سازی متریال فرو الکتریک در ساختارهای نیمه‌هادی استاندارد از دیرباز تاکنون به عنوان یکی از چالش‌های موجود مطرح بوده است. کشف اخیر خاصیت فرو الکتریک در ماده Si-doped HfO₂ امکان تولید ترانزیستورهای FeFET در نودهای دارای مقیاس بالا به‌وسیله فرآیندهای CMOS پیشرفته را امکان‌پذیر کرده است [30]. یک ترانزیستور 28 نانومتری FeFET با پشته گیت TiN/Si:HfO₂/SiO₂/Si نشان داده شده است [31]. در این ساختار یک پنجره حافظه 0.9 ولتی با پالس‌های برنامه‌نویسی/پاک‌سازی مبتنی بر دامنه ±5 ولت و عرض 20 نانوثانیه به دست آمده است. این متریال تولید دوست ممکن است راهکاری امیدوارکننده برای دستگاه‌های فرو الکتریک از جمله ترانزیستورهای FeFET را ارائه دهد. جدول 6.1 برخی از پارامترهای کلیدی حافظه‌های FeFET که در این مبحث گزارش شده‌اند را فهرست کرده است.

منابع و مآخذ

محمد جواد قلی پور

26 سال سن، ساکن مشهد، کارشناس ارشد مهندسی پزشکی. محمد جواد رشته خود را از روی علاقه انتخاب نموده و به تعمیرات، نگهداری، آنالیز و بررسی تجهیزات پزشکی علاقه مند است. وی هفت سال است که به نگارش اخبار و مقالات در حوزه فناوری اطلاعات می‌پردازد. با توجه به اطلاعات بالا در زمینه‌های سخت‌افزار و نرم‌افزار، مقالات کاربردی وی گره از مشکلات کاربران بسیاری گشوده است. محمد جواد به رنگ قرمز رادئونی علاقه مند است.